如果高速PCB設(shè)計(jì)可以像連接原理圖節(jié)點(diǎn)一樣簡單，并且像在計(jì)算機(jī)顯示器上看起來一樣漂亮，那將是多么美妙的事情。但是，除非設(shè)計(jì)師是PCB設(shè)計(jì)的新手，或者運(yùn)氣非常好，否則實(shí)際的PCB設(shè)計(jì)通常并不像他們從事的電路設(shè)計(jì)那么容易。作為PCB打樣行業(yè)的黑馬，深圳市杰多邦科技有限公司，有限公司一直走在PCB打樣行業(yè)的最前沿。在談到這樣的問題時，JDBO 的高級工程師表示，PCB 設(shè)計(jì)人員在設(shè)計(jì)最終能夠正常工作并有人可以確認(rèn)性能之前面臨許多新的挑戰(zhàn)。這正是高速 PCB 設(shè)計(jì)的當(dāng)前狀態(tài)——設(shè)計(jì)規(guī)則和設(shè)計(jì)指南在不斷發(fā)展，如果幸運(yùn)的話，它們會帶來成功的解決方案。

絕大多數(shù)PCB都是原理圖設(shè)計(jì)人員，他們精通PCB元器件的工作原理和交互以及構(gòu)成電路板輸入輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。專業(yè)布局設(shè)計(jì)師之間就原理圖布線轉(zhuǎn)換為印刷電路銅時發(fā)生的情況進(jìn)行合作的結(jié)果。通常，原理圖設(shè)計(jì)師要對最終電路板的成敗負(fù)責(zé)。但是，原理圖設(shè)計(jì)人員對良好的布局技術(shù)了解得越多，就越有機(jī)會避免重大問題。

如果設(shè)計(jì)包含高密度的 FPGA，在設(shè)計(jì)良好的原理圖之前可能會面臨許多挑戰(zhàn)。包括數(shù)百個輸入和輸出端口數(shù)、超過 500MHz 的工作頻率（在某些設(shè)計(jì)中可能更高）以及小至半毫米的焊球間距等相互影響。

并發(fā)開關(guān)噪聲

一個挑戰(zhàn)可能是所謂的并發(fā)切換噪聲 (SSN) 或并發(fā)切換輸出 (SSO)。大量高頻數(shù)據(jù)流將產(chǎn)生諸如數(shù)據(jù)線上的振鈴和串?dāng)_等問題，以及影響整體電路板性能的電源和接地平面上的地彈和電源噪聲。

為了解決高速數(shù)據(jù)線上的振鈴和串?dāng)_，采用差分信號代替。不。是一個很好的步驟。由于差分對上的一根導(dǎo)線是灌電流端子，另一根是源電流，因此基本上消除了感應(yīng)的影響。使用差分對傳輸數(shù)據(jù)時，有助于減少返回路徑中感應(yīng)電流的“反彈”噪聲，因?yàn)殡娏鞅３衷诒镜?。對于高達(dá)數(shù)百 MHz 甚至數(shù) GHz 的無線電頻率，信號理論表明，當(dāng)阻抗匹配時，可以提供大信號功率。當(dāng)傳輸線匹配不好時，會出現(xiàn)反射，只有一部分信號會從發(fā)送端傳輸?shù)浇邮斩?，而其他部分會在發(fā)送端和接收端之間來回反彈。差分信號在 PCB 上實(shí)現(xiàn)的好壞將在阻抗匹配（除其他外）中發(fā)揮重要作用。

差分走線設(shè)計(jì)

差分走線設(shè)計(jì)基于阻抗控制PCB的原理。它的模型有點(diǎn)像同軸電纜。在受控阻抗 PCB 上，金屬平面層可以充當(dāng)屏蔽層，絕緣體是 FR4 層壓板，導(dǎo)體是信號走線。 FR4的平均介電常數(shù)在4.2到4.5之間。由于沒有意識到制造錯誤，可能會導(dǎo)致銅線的過度蝕刻，最終導(dǎo)致阻抗錯誤。計(jì)算 PCB 走線阻抗的準(zhǔn)確方法是使用現(xiàn)場分析程序（通常是 2D，有時是 3D），這需要使用有限元直接求解整個 PCB 批次的 Maxwell 方程。該軟件可以根據(jù)走線間距、走線寬度、走線厚度和絕緣高度分析 EMI 影響。

100Ω的特性阻抗已成為差分電纜的行業(yè)標(biāo)準(zhǔn)值。一條100Ω的差分線可以用兩條等長的50Ω單端線組成。由于兩條走線彼此靠近，走線之間的場耦合會降低走線的差模阻抗。為了保持 100Ω 的阻抗，必須稍微減小走線的寬度。因此，100Ω 差分對中每條線的共模阻抗將略高于 50Ω。

理論上，走線的尺寸和使用的材料決定了阻抗，但過孔、連接器甚至器件焊盤都會在信號路徑中引入阻抗不連續(xù)性。沒有這些東西通常是不可能的。有時，為了更合理的布局布線，需要增加PCB的層數(shù)，或添加埋孔等功能。埋孔只連接PCB的某些層，但在解決傳輸線問題的同時，也增加了制板成本。但有時根本沒有選擇。隨著信號速度越來越快，空間越來越小，埋孔等額外需求開始增加，這些應(yīng)該是 PCB 解決方案成本的一個因素。

使用帶狀線布線時，信號被 FR-4 材料夾在中間。在微帶線中，導(dǎo)體暴露在空氣中。由于空氣的介電常數(shù)較低（Er = 1），頂層適合放置一些關(guān)鍵信號，例如時鐘信號或高頻串行解串器（SERDES）信號。微帶布線應(yīng)耦合到通過吸收一些電磁場線來減少電磁干擾 (EMI) 的底層接地層。在帶狀線中，所有電磁場線都耦合到上方和下方的參考平面，這大大降低了 EMI。如果可能，應(yīng)避免使用寬邊耦合設(shè)計(jì)帶狀線。這種結(jié)構(gòu)容易受到參考平面中耦合的差分噪聲的影響。還需要PCB的平衡制造，這很難控制。一般來說，控制同一層的行間距是比較容易的。

去耦和旁路電容器

確定PCB的實(shí)際性能是否符合預(yù)期的另一個重要方面需要通過添加去耦和旁路電容來控制。添加去耦電容有助于降低 PCB 電源層和接地層之間的電感，并有助于控制整個 PCB 中信號和 IC 的阻抗。旁路電容器有助于為 FPGA 提供干凈的電源（提供充電庫）。傳統(tǒng)的規(guī)則是去耦電容應(yīng)該放在方便PCB布線的任何地方，F(xiàn)PGA電源管腳的數(shù)量決定了去耦電容的數(shù)量。然而，F(xiàn)PGA 的超高開關(guān)速度完全打破了這種刻板印象。

在典型的 FPGA 板設(shè)計(jì)中，靠近電源的電容器為負(fù)載中的電流變化提供頻率補(bǔ)償。要提供低頻濾波并防止電源電壓下降，請使用大去耦電容。電壓降由于當(dāng)設(shè)計(jì)電路啟動時，穩(wěn)壓器的響應(yīng)會有所延遲。這種大電容通常是低頻響應(yīng)較好的電解電容，頻率響應(yīng)范圍從直流到幾百kHz。

每次 FPGA 輸出變化都需要對信號線進(jìn)行充電和放電，這需要能量。旁路電容器的功能是在很寬的頻率范圍內(nèi)提供本地能量存儲。此外，需要具有小串聯(lián)電感的小電容器來為高頻瞬變提供高速電流。高頻電容能量消耗后，響應(yīng)慢的大電容繼續(xù)提供電流。

電源總線上的大量電流瞬變增加了 FPGA 設(shè)計(jì)的復(fù)雜性。這種電流瞬變通常與 SSO/SSN 相關(guān)。插入電感非常低的電容器將提供局部高頻能量，可用于消除電源總線上的開關(guān)電流噪聲。該去耦電容可防止高頻電流進(jìn)入器件電源，必須非?？拷?FPGA（小于 1cm）。有時，許多小型電容器并聯(lián)在一起，作為設(shè)備的本地能量存儲，并快速響應(yīng)不斷變化的電流需求。

一般來說，去耦電容走線應(yīng)該絕對短，包括過孔中的垂直距離。即使添加少量也會增加導(dǎo)線的電感，降低去耦效果。

其他技術(shù)

隨著信號速度的提高，跨電路板輕松傳輸數(shù)據(jù)變得越來越困難。可以利用其他幾種技術(shù)來進(jìn)一步提高 PCB 的性能。

第一個也是顯而易見的方法是簡單的設(shè)備布局。為關(guān)鍵連接設(shè)計(jì)短而直接的路徑是常識，但不要低估這一點(diǎn)。當(dāng)簡單的策略可以得到好的結(jié)果時，為什么還要費(fèi)心調(diào)整板上的信號呢？

一個幾乎同樣簡單的方法是考慮信號線的寬度。當(dāng)數(shù)據(jù)速率高達(dá)622MHz甚至更高時，信令的趨膚效應(yīng)越來越突出。當(dāng)距離較長時，PCB上很細(xì)的走線（如4密耳或5密耳）會對信號形成很大的衰減，就像沒有設(shè)計(jì)衰減的低通濾波器一樣，它的衰減隨著增大而變化頻率。背板越長，頻率越高，信號線也應(yīng)該越寬。對于長于 20 英寸的背板走線，走線寬度應(yīng)為 10 或 12 mil。

通常，板上的關(guān)鍵信號是時鐘信號。當(dāng)時鐘線太長或設(shè)計(jì)不佳時，它們會放大抖動和向下游傾斜，尤其是在速度增加時。應(yīng)避免多層傳輸時鐘，時鐘線上不應(yīng)有過孔，因?yàn)檫^孔會增加阻抗變化和反射。如果必須使用內(nèi)層來路由時鐘，則上層和下層應(yīng)使用接地層來減少延遲。使用 FPGA PLL 進(jìn)行設(shè)計(jì)時，電源層上的噪聲會增加 PLL 抖動。如果這很關(guān)鍵，可以為 PLL 創(chuàng)建一個“電源島”，它可以用于在金屬平面上使用更厚的蝕刻來隔離 PLL 模擬和數(shù)字電源。

對于超過 2Gbps 的信號，必須考慮更昂貴的解決方案。在如此高的頻率下，背板和過孔設(shè)計(jì)的厚度會對信號完整性產(chǎn)生重大影響。適用于不超過 0.200 英寸的背襯厚度。當(dāng)PCB上有高速信號時，層數(shù)應(yīng)盡量少，以限制過孔的數(shù)量。在厚板中，連接信號層的過孔較長，會在信號路徑上形成傳輸線分支。使用埋孔可以解決這個問題，但制造成本較高。另一種選擇是使用低損耗介電材料，例如 Rogers 4350、GETEK 或 ARLON。這些材料的成本幾乎是 FR4 材料的兩倍，但有時這是唯一的選擇。

FPGA 還有其他設(shè)計(jì)技術(shù)可以提供一些 I/O 位置選擇。在關(guān)鍵的高速 SERDES 設(shè)計(jì)中，可以通過保留（但不使用）相鄰的 I/O 引腳來隔離 SERDES I/O。例如，可以針對 SERDES Rx 和 Tx 3x3 或 5x5 BGA 焊球區(qū)域保留 VCCRX# 和 VCCTX# 以及焊球位置?；蛘呷绻赡?，讓整個 I/O 組靠近 SERDES。如果設(shè)計(jì)中沒有 I/O 約束，這些技術(shù)可以在不增加成本的情況下提供好處。

之后，參考FPGA廠商提供的參考板也是一個不錯的方法。大多數(shù)制造商提供參考板的源布局信息，但由于專有信息問題可能需要特殊要求。這些板通常包含標(biāo)準(zhǔn)高速 I/O 接口，F(xiàn)PGA 制造商需要這些接口來表征和驗(yàn)證他們的設(shè)備。但是請記住，這些電路板通常是為多種用途而設(shè)計(jì)的，不一定符合特定的設(shè)計(jì)需求。盡管如此，它們可以用作創(chuàng)建解決方案的起點(diǎn)。

本文摘要

當(dāng)然，本文只涉及一些基本概念。此處涵蓋的任何主題都可以在整本書中進(jìn)行討論。關(guān)鍵是在投入大量時間和精力進(jìn)行PCB布局設(shè)計(jì)之前弄清楚目標(biāo)是什么。布局完成后，重新設(shè)計(jì)可能會花費(fèi)大量時間和金錢，即使對走線寬度進(jìn)行輕微調(diào)整也是如此。您不能依賴 PCB 布局工程師來做出滿足實(shí)際需求的設(shè)計(jì)。原理圖設(shè)計(jì)人員隨時提供指導(dǎo)，做出明智的選擇，并對解決方案的成功負(fù)責(zé)。